崗位職責(zé)：1. 信號(hào)完整性分析與設(shè)計(jì)：i. 深入負(fù)責(zé)芯片先進(jìn)封裝設(shè)計(jì)中的信號(hào)完整性（SI）分析與優(yōu)化工作。通過(guò)精確的建模和仿真，預(yù)測(cè)信號(hào)在傳輸過(guò)程中的衰減、反射、串?dāng)_等問(wèn)題，并制定針對(duì)性的優(yōu)化策略，確保芯片的信號(hào)質(zhì)量達(dá)到最佳狀態(tài)，以滿足芯片在復(fù)雜運(yùn)算和高數(shù)據(jù)傳輸速率下的性能要求。ii. 主導(dǎo)芯片內(nèi)部和芯片與外部設(shè)備之間的信號(hào)路徑規(guī)劃，從信號(hào)完整性的角度優(yōu)化布線布局，確保信號(hào)傳輸?shù)牡脱舆t、高帶寬和高可靠性。根據(jù)芯片的功能架構(gòu)和性能指標(biāo)，制定信號(hào)完整性設(shè)計(jì)規(guī)范和標(biāo)準(zhǔn)，為整個(gè)封裝設(shè)計(jì)團(tuán)隊(duì)提供明確的設(shè)計(jì)指導(dǎo)。2. 封裝技術(shù)協(xié)同：i. 與封裝團(tuán)隊(duì)深度融合，全面深入理解先進(jìn)封裝技術(shù)（如2.5D/3D封裝技術(shù)）的各個(gè)環(huán)節(jié)工藝流程、材料特性和電氣性能。將信號(hào)完整性設(shè)計(jì)要求無(wú)縫融入到整個(gè)封裝設(shè)計(jì)方案中，從封裝結(jié)構(gòu)設(shè)計(jì)、引腳布局到布線規(guī)劃等各個(gè)方面，確保封裝后的芯片能夠滿足嚴(yán)格的信號(hào)完整性標(biāo)準(zhǔn)。ii. 在封裝設(shè)計(jì)過(guò)程中，積極參與跨學(xué)科的討論和決策，與材料工程師、工藝工程師等共同解決因先進(jìn)封裝技術(shù)帶來(lái)的信號(hào)完整性挑戰(zhàn)。例如，針對(duì)2.5D/3D封裝中的硅通孔（TSV）、微凸點(diǎn)等結(jié)構(gòu)對(duì)信號(hào)傳輸?shù)挠绊懀岢鰟?chuàng)新性的解決方案，確保信號(hào)在不同層級(jí)之間的穩(wěn)定傳輸。 3. 功耗相關(guān)的SI優(yōu)化：i. 鑒于芯片的高功耗特性，對(duì)電源分配網(wǎng)絡(luò)（PDN）中的信號(hào)完整性進(jìn)行深度優(yōu)化。通過(guò)精確的電源完整性（PI）和SI協(xié)同仿真，分析高功耗產(chǎn)生的電源噪聲、電壓降等對(duì)信號(hào)的干擾機(jī)制。設(shè)計(jì)有效的去耦電容布局、優(yōu)化電源平面和接地平面的結(jié)構(gòu)，減少功耗對(duì)信號(hào)的影響，確保在高功耗運(yùn)行模式下系統(tǒng)的穩(wěn)定性和可靠性。ii. 參與制定功耗管理策略中的信號(hào)完整性部分，與功耗管理團(tuán)隊(duì)協(xié)作，確保在不同功耗狀態(tài)下（如待機(jī)、低功耗運(yùn)行、高性能運(yùn)行等）信號(hào)完整性都能得到有效保障。對(duì)因功耗波動(dòng)可能導(dǎo)致的信號(hào)時(shí)序變化進(jìn)行精確分析和補(bǔ)償設(shè)計(jì)，防止信號(hào)時(shí)序錯(cuò)誤對(duì)芯片功能產(chǎn)生影響。任職資格：1. 教育背景電子工程、微電子學(xué)或相關(guān)專業(yè)本科及以上學(xué)歷，研究生及以上優(yōu)先。2. 工作經(jīng)驗(yàn)具有5年以上信號(hào)完整性工程師工作經(jīng)驗(yàn)，其中至少有3年專注AI大芯片或類似高性能、高復(fù)雜度芯片的封裝設(shè)計(jì)工作經(jīng)驗(yàn)。有參與大規(guī)模集成電路項(xiàng)目的經(jīng)驗(yàn)，對(duì)芯片從設(shè)計(jì)到量產(chǎn)的整個(gè)流程有深入的了解。3. 技術(shù)能力i. 精通信號(hào)完整性分析理論和方法，包括但不限于傳輸線理論、反射和串?dāng)_分析、信號(hào)時(shí)序分析等。深入理解高速數(shù)字電路設(shè)計(jì)原理，能夠準(zhǔn)確分析和解決高速信號(hào)傳輸過(guò)程中的各種問(wèn)題。ii. 熟悉高速接口類IP的仿真方法和簽核標(biāo)準(zhǔn)，如SerDes, PCIe, DDR, HBM, UCIe等。對(duì)光互連、DP等接口有SI經(jīng)驗(yàn)為Plus。iii. 熟練掌握多種SI/PI仿真工具和設(shè)計(jì)工具，如Cadence Sigrity、Ansys HFSS、Hspice、ADS、Allegro等，能夠熟練運(yùn)用這些工具進(jìn)行復(fù)雜的信號(hào)完整性仿真分析、建模和優(yōu)化工作。具有豐富的腳本編寫經(jīng)驗(yàn)（如TCL、Python等），用于自動(dòng)化仿真流程和數(shù)據(jù)分析，提高工作效率。iv. 熟悉各類先進(jìn)封裝技術(shù)下的SI問(wèn)題，如2.5D/3D封裝中的信號(hào)傳輸特性、電磁兼容性問(wèn)題等。有實(shí)際的2.5D/3D封裝SI設(shè)計(jì)經(jīng)驗(yàn)，能夠針對(duì)不同的封裝結(jié)構(gòu)制定有效的信號(hào)完整性解決方案。對(duì)封裝材料的電學(xué)特性有深入了解，能夠根據(jù)材料特性優(yōu)化信號(hào)傳輸路徑。v. 對(duì)高功耗芯片的信號(hào)完整性問(wèn)題有深刻的理解和豐富的解決經(jīng)驗(yàn)。能夠準(zhǔn)確分析高功耗帶來(lái)的信號(hào)衰減、噪聲干擾等問(wèn)題，并制定全面的解決方案，包括電源完整性優(yōu)化、信號(hào)時(shí)序調(diào)整、電磁屏蔽設(shè)計(jì)等方面。vi. 熟悉行業(yè)標(biāo)準(zhǔn)和規(guī)范，如JEDEC標(biāo)準(zhǔn)等，確保設(shè)計(jì)符合相關(guān)標(biāo)準(zhǔn)要求。vii. 熟悉常用測(cè)試儀器儀表設(shè)備，熟練進(jìn)行仿真和實(shí)測(cè)并進(jìn)行有效擬合分析和判斷。 4. 團(tuán)隊(duì)協(xié)作與溝通能力i. 具備優(yōu)秀的團(tuán)隊(duì)合作精神，能夠積極主動(dòng)地與不同專業(yè)背景的團(tuán)隊(duì)成員（如芯片設(shè)計(jì)工程師、封裝工程師、測(cè)試工程師等）進(jìn)行高效的溝通和協(xié)作。能夠清晰地表達(dá)自己的觀點(diǎn)和想法，同時(shí)也能理解他人的需求和關(guān)注點(diǎn)，共同推動(dòng)項(xiàng)目的順利進(jìn)行。ii. 具備優(yōu)秀的問(wèn)題解決能力和應(yīng)變能力，在面對(duì)復(fù)雜的項(xiàng)目環(huán)境和突發(fā)的信號(hào)完整性問(wèn)題時(shí)，能夠迅速準(zhǔn)確地定位問(wèn)題根源，并提出切實(shí)可行的解決方案。能夠在高壓和緊迫的項(xiàng)目進(jìn)度下保持冷靜，有效地協(xié)調(diào)資源解決問(wèn)題。

沐曦集成電路（上海）有限公司，于2020年9月成立于上海，并在北京、南京、成都、杭州、深圳、武漢和長(zhǎng)沙等地建立了全資子公司暨研發(fā)中心。沐曦?fù)碛屑夹g(shù)完備、設(shè)計(jì)和產(chǎn)業(yè)化經(jīng)驗(yàn)豐富的團(tuán)隊(duì)，核心成員平均擁有近20年高性能GPU產(chǎn)品端到端研發(fā)經(jīng)驗(yàn)，曾主導(dǎo)過(guò)十多款世界主流高性能GPU產(chǎn)品研發(fā)及量產(chǎn)，包括GPU架構(gòu)定義、GPU IP設(shè)計(jì)、GPU SoC設(shè)計(jì)及GPU系統(tǒng)解決方案的量產(chǎn)交付全流程。沐曦致力于為異構(gòu)計(jì)算提供全棧GPU芯片及解決方案，可廣泛應(yīng)用于人工智能、智慧城市、數(shù)據(jù)中心、云計(jì)算、自動(dòng)駕駛、數(shù)字孿生、元宇宙等前沿領(lǐng)域，為數(shù)字經(jīng)濟(jì)發(fā)展提供強(qiáng)大的算力支撐。